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arm64: dts: qcom: sm8150: Add base dts file
This add base DTS file with cpu, psci, firmware, clock node tlmm and spmi and enables boot to console Signed-off-by: Vinod Koul <vkoul@kernel.org> Reviewed-by: Niklas Cassel <niklas.cassel@linaro.org> Reviewed-by: Amit Kucheria <amit.kucheria@linaro.org> Signed-off-by: Bjorn Andersson <bjorn.andersson@linaro.org>
This commit is contained in:
Vinod Koul
Bjorn Andersson
parent
b4d08173bf
commit
e13c6d144f
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@ -0,0 +1,308 @@
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// SPDX-License-Identifier: BSD-3-Clause
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/*
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* Copyright (c) 2017-2019, The Linux Foundation. All rights reserved.
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* Copyright (c) 2019, Linaro Limited
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*/
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#include <dt-bindings/interrupt-controller/arm-gic.h>
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#include <dt-bindings/soc/qcom,rpmh-rsc.h>
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#include <dt-bindings/clock/qcom,rpmh.h>
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/ {
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interrupt-parent = <&intc>;
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#address-cells = <2>;
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#size-cells = <2>;
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chosen { };
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clocks {
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xo_board: xo-board {
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compatible = "fixed-clock";
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#clock-cells = <0>;
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clock-frequency = <38400000>;
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clock-output-names = "xo_board";
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};
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sleep_clk: sleep-clk {
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compatible = "fixed-clock";
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#clock-cells = <0>;
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clock-frequency = <32764>;
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clock-output-names = "sleep_clk";
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};
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};
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cpus {
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#address-cells = <2>;
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#size-cells = <0>;
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CPU0: cpu@0 {
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device_type = "cpu";
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compatible = "qcom,kryo485";
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reg = <0x0 0x0>;
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enable-method = "psci";
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next-level-cache = <&L2_0>;
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L2_0: l2-cache {
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compatible = "cache";
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next-level-cache = <&L3_0>;
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L3_0: l3-cache {
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compatible = "cache";
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|
};
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};
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|
};
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CPU1: cpu@100 {
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device_type = "cpu";
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compatible = "qcom,kryo485";
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||||||
|
reg = <0x0 0x100>;
|
||||||
|
enable-method = "psci";
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||||||
|
next-level-cache = <&L2_100>;
|
||||||
|
L2_100: l2-cache {
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||||||
|
compatible = "cache";
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||||||
|
next-level-cache = <&L3_0>;
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|
};
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||||||
|
};
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||||||
|
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CPU2: cpu@200 {
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|
device_type = "cpu";
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||||||
|
compatible = "qcom,kryo485";
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||||||
|
reg = <0x0 0x200>;
|
||||||
|
enable-method = "psci";
|
||||||
|
next-level-cache = <&L2_200>;
|
||||||
|
L2_200: l2-cache {
|
||||||
|
compatible = "cache";
|
||||||
|
next-level-cache = <&L3_0>;
|
||||||
|
};
|
||||||
|
};
|
||||||
|
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||||||
|
CPU3: cpu@300 {
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||||||
|
device_type = "cpu";
|
||||||
|
compatible = "qcom,kryo485";
|
||||||
|
reg = <0x0 0x300>;
|
||||||
|
enable-method = "psci";
|
||||||
|
next-level-cache = <&L2_300>;
|
||||||
|
L2_300: l2-cache {
|
||||||
|
compatible = "cache";
|
||||||
|
next-level-cache = <&L3_0>;
|
||||||
|
};
|
||||||
|
};
|
||||||
|
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||||||
|
CPU4: cpu@400 {
|
||||||
|
device_type = "cpu";
|
||||||
|
compatible = "qcom,kryo485";
|
||||||
|
reg = <0x0 0x400>;
|
||||||
|
enable-method = "psci";
|
||||||
|
next-level-cache = <&L2_400>;
|
||||||
|
L2_400: l2-cache {
|
||||||
|
compatible = "cache";
|
||||||
|
next-level-cache = <&L3_0>;
|
||||||
|
};
|
||||||
|
};
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||||||
|
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|
CPU5: cpu@500 {
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||||||
|
device_type = "cpu";
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||||||
|
compatible = "qcom,kryo485";
|
||||||
|
reg = <0x0 0x500>;
|
||||||
|
enable-method = "psci";
|
||||||
|
next-level-cache = <&L2_500>;
|
||||||
|
L2_500: l2-cache {
|
||||||
|
compatible = "cache";
|
||||||
|
next-level-cache = <&L3_0>;
|
||||||
|
};
|
||||||
|
};
|
||||||
|
|
||||||
|
CPU6: cpu@600 {
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||||||
|
device_type = "cpu";
|
||||||
|
compatible = "qcom,kryo485";
|
||||||
|
reg = <0x0 0x600>;
|
||||||
|
enable-method = "psci";
|
||||||
|
next-level-cache = <&L2_600>;
|
||||||
|
L2_600: l2-cache {
|
||||||
|
compatible = "cache";
|
||||||
|
next-level-cache = <&L3_0>;
|
||||||
|
};
|
||||||
|
};
|
||||||
|
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||||||
|
CPU7: cpu@700 {
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|
device_type = "cpu";
|
||||||
|
compatible = "qcom,kryo485";
|
||||||
|
reg = <0x0 0x700>;
|
||||||
|
enable-method = "psci";
|
||||||
|
next-level-cache = <&L2_700>;
|
||||||
|
L2_700: l2-cache {
|
||||||
|
compatible = "cache";
|
||||||
|
next-level-cache = <&L3_0>;
|
||||||
|
};
|
||||||
|
};
|
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|
};
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firmware {
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scm: scm {
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|
compatible = "qcom,scm-sm8150", "qcom,scm";
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|
#reset-cells = <1>;
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||||||
|
};
|
||||||
|
};
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||||||
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|
memory@80000000 {
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||||||
|
device_type = "memory";
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|
/* We expect the bootloader to fill in the size */
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|
reg = <0x0 0x80000000 0x0 0x0>;
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||||||
|
};
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||||||
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|
psci {
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|
compatible = "arm,psci-1.0";
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|
method = "smc";
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};
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soc: soc@0 {
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|
#address-cells = <2>;
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|
#size-cells = <2>;
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ranges = <0 0 0 0 0x10 0>;
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||||||
|
dma-ranges = <0 0 0 0 0x10 0>;
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||||||
|
compatible = "simple-bus";
|
||||||
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|
gcc: clock-controller@100000 {
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||||||
|
compatible = "qcom,gcc-sm8150";
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reg = <0x0 0x00100000 0x0 0x1f0000>;
|
||||||
|
#clock-cells = <1>;
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|
#reset-cells = <1>;
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|
#power-domain-cells = <1>;
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|
clock-names = "bi_tcxo",
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|
"sleep_clk";
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clocks = <&rpmhcc RPMH_CXO_CLK>,
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|
<&sleep_clk>;
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};
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|
qupv3_id_1: geniqup@ac0000 {
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|
compatible = "qcom,geni-se-qup";
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|
reg = <0x0 0x00ac0000 0x0 0x6000>;
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|
clock-names = "m-ahb", "s-ahb";
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|
clocks = <&gcc 123>,
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|
<&gcc 124>;
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#address-cells = <2>;
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|
#size-cells = <2>;
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ranges;
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|
status = "disabled";
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|
uart2: serial@a90000 {
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|
compatible = "qcom,geni-debug-uart";
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|
reg = <0x0 0x00a90000 0x0 0x4000>;
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|
clock-names = "se";
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|
clocks = <&gcc 105>;
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|
interrupts = <GIC_SPI 357 IRQ_TYPE_LEVEL_HIGH>;
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|
status = "disabled";
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|
};
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|
};
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|
tlmm: pinctrl@3100000 {
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||||||
|
compatible = "qcom,sm8150-pinctrl";
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||||||
|
reg = <0x0 0x03100000 0x0 0x300000>,
|
||||||
|
<0x0 0x03500000 0x0 0x300000>,
|
||||||
|
<0x0 0x03900000 0x0 0x300000>,
|
||||||
|
<0x0 0x03D00000 0x0 0x300000>;
|
||||||
|
reg-names = "west", "east", "north", "south";
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||||||
|
interrupts = <GIC_SPI 208 IRQ_TYPE_LEVEL_HIGH>;
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|
gpio-ranges = <&tlmm 0 0 175>;
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||||||
|
gpio-controller;
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|
#gpio-cells = <2>;
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|
interrupt-controller;
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|
#interrupt-cells = <2>;
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||||||
|
};
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||||||
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|
spmi_bus: spmi@c440000 {
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||||||
|
compatible = "qcom,spmi-pmic-arb";
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||||||
|
reg = <0x0 0x0c440000 0x0 0x0001100>,
|
||||||
|
<0x0 0x0c600000 0x0 0x2000000>,
|
||||||
|
<0x0 0x0e600000 0x0 0x0100000>,
|
||||||
|
<0x0 0x0e700000 0x0 0x00a0000>,
|
||||||
|
<0x0 0x0c40a000 0x0 0x0026000>;
|
||||||
|
reg-names = "core", "chnls", "obsrvr", "intr", "cnfg";
|
||||||
|
interrupt-names = "periph_irq";
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|
interrupts = <GIC_SPI 481 IRQ_TYPE_LEVEL_HIGH>;
|
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|
qcom,ee = <0>;
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|
qcom,channel = <0>;
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|
#address-cells = <2>;
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|
#size-cells = <0>;
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|
interrupt-controller;
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|
#interrupt-cells = <4>;
|
||||||
|
cell-index = <0>;
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||||||
|
};
|
||||||
|
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|
intc: interrupt-controller@17a00000 {
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|
compatible = "arm,gic-v3";
|
||||||
|
interrupt-controller;
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|
#interrupt-cells = <3>;
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|
reg = <0x0 0x17a00000 0x0 0x10000>, /* GICD */
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|
<0x0 0x17a60000 0x0 0x100000>; /* GICR * 8 */
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|
interrupts = <GIC_PPI 9 IRQ_TYPE_LEVEL_HIGH>;
|
||||||
|
};
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||||||
|
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||||||
|
timer@17c20000 {
|
||||||
|
#address-cells = <2>;
|
||||||
|
#size-cells = <2>;
|
||||||
|
ranges;
|
||||||
|
compatible = "arm,armv7-timer-mem";
|
||||||
|
reg = <0x0 0x17c20000 0x0 0x1000>;
|
||||||
|
clock-frequency = <19200000>;
|
||||||
|
|
||||||
|
frame@17c21000{
|
||||||
|
frame-number = <0>;
|
||||||
|
interrupts = <GIC_SPI 8 IRQ_TYPE_LEVEL_HIGH>,
|
||||||
|
<GIC_SPI 6 IRQ_TYPE_LEVEL_HIGH>;
|
||||||
|
reg = <0x0 0x17c21000 0x0 0x1000>,
|
||||||
|
<0x0 0x17c22000 0x0 0x1000>;
|
||||||
|
};
|
||||||
|
|
||||||
|
frame@17c23000 {
|
||||||
|
frame-number = <1>;
|
||||||
|
interrupts = <GIC_SPI 9 IRQ_TYPE_LEVEL_HIGH>;
|
||||||
|
reg = <0x0 0x17c23000 0x0 0x1000>;
|
||||||
|
status = "disabled";
|
||||||
|
};
|
||||||
|
|
||||||
|
frame@17c25000 {
|
||||||
|
frame-number = <2>;
|
||||||
|
interrupts = <GIC_SPI 10 IRQ_TYPE_LEVEL_HIGH>;
|
||||||
|
reg = <0x0 0x17c25000 0x0 0x1000>;
|
||||||
|
status = "disabled";
|
||||||
|
};
|
||||||
|
|
||||||
|
frame@17c27000 {
|
||||||
|
frame-number = <3>;
|
||||||
|
interrupts = <GIC_SPI 11 IRQ_TYPE_LEVEL_HIGH>;
|
||||||
|
reg = <0x0 0x17c26000 0x0 0x1000>;
|
||||||
|
status = "disabled";
|
||||||
|
};
|
||||||
|
|
||||||
|
frame@17c29000 {
|
||||||
|
frame-number = <4>;
|
||||||
|
interrupts = <GIC_SPI 12 IRQ_TYPE_LEVEL_HIGH>;
|
||||||
|
reg = <0x0 0x17c29000 0x0 0x1000>;
|
||||||
|
status = "disabled";
|
||||||
|
};
|
||||||
|
|
||||||
|
frame@17c2b000 {
|
||||||
|
frame-number = <5>;
|
||||||
|
interrupts = <GIC_SPI 13 IRQ_TYPE_LEVEL_HIGH>;
|
||||||
|
reg = <0x0 0x17c2b000 0x0 0x1000>;
|
||||||
|
status = "disabled";
|
||||||
|
};
|
||||||
|
|
||||||
|
frame@17c2d000 {
|
||||||
|
frame-number = <6>;
|
||||||
|
interrupts = <GIC_SPI 14 IRQ_TYPE_LEVEL_HIGH>;
|
||||||
|
reg = <0x0 0x17c2d000 0x0 0x1000>;
|
||||||
|
status = "disabled";
|
||||||
|
};
|
||||||
|
};
|
||||||
|
};
|
||||||
|
|
||||||
|
timer {
|
||||||
|
compatible = "arm,armv8-timer";
|
||||||
|
interrupts = <GIC_PPI 1 IRQ_TYPE_LEVEL_LOW>,
|
||||||
|
<GIC_PPI 2 IRQ_TYPE_LEVEL_LOW>,
|
||||||
|
<GIC_PPI 3 IRQ_TYPE_LEVEL_LOW>,
|
||||||
|
<GIC_PPI 0 IRQ_TYPE_LEVEL_LOW>;
|
||||||
|
};
|
||||||
|
};
|
||||||
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