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target/arm: Convert T16 data-processing (two low regs)
Reviewed-by: Peter Maydell <peter.maydell@linaro.org> Signed-off-by: Richard Henderson <richard.henderson@linaro.org> Message-id: 20190904193059.26202-47-richard.henderson@linaro.org Signed-off-by: Peter Maydell <peter.maydell@linaro.org>
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Richard Henderson
Peter Maydell
parent
f97b454e9e
commit
080c4eadcb
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@ -18,3 +18,39 @@
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# This file is processed by scripts/decodetree.py
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# This file is processed by scripts/decodetree.py
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#
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#
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&s_rrr_shi !extern s rd rn rm shim shty
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&s_rrr_shr !extern s rn rd rm rs shty
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&s_rri_rot !extern s rn rd imm rot
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&s_rrrr !extern s rd rn rm ra
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# Set S if the instruction is outside of an IT block.
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%s !function=t16_setflags
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# Data-processing (two low registers)
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%reg_0 0:3
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@lll_noshr ...... .... rm:3 rd:3 \
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&s_rrr_shi %s rn=%reg_0 shim=0 shty=0
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@xll_noshr ...... .... rm:3 rn:3 \
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&s_rrr_shi s=1 rd=0 shim=0 shty=0
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@lxl_shr ...... .... rs:3 rd:3 \
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&s_rrr_shr %s rm=%reg_0 rn=0
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AND_rrri 010000 0000 ... ... @lll_noshr
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EOR_rrri 010000 0001 ... ... @lll_noshr
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MOV_rxrr 010000 0010 ... ... @lxl_shr shty=0 # LSL
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MOV_rxrr 010000 0011 ... ... @lxl_shr shty=1 # LSR
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MOV_rxrr 010000 0100 ... ... @lxl_shr shty=2 # ASR
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ADC_rrri 010000 0101 ... ... @lll_noshr
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SBC_rrri 010000 0110 ... ... @lll_noshr
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MOV_rxrr 010000 0111 ... ... @lxl_shr shty=3 # ROR
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TST_xrri 010000 1000 ... ... @xll_noshr
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RSB_rri 010000 1001 rn:3 rd:3 &s_rri_rot %s imm=0 rot=0
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CMP_xrri 010000 1010 ... ... @xll_noshr
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CMN_xrri 010000 1011 ... ... @xll_noshr
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ORR_rrri 010000 1100 ... ... @lll_noshr
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MUL 010000 1101 rn:3 rd:3 &s_rrrr %s rm=%reg_0 ra=0
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BIC_rrri 010000 1110 ... ... @lll_noshr
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MVN_rxri 010000 1111 ... ... @lll_noshr
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@ -445,13 +445,6 @@ static inline void gen_logic_CC(TCGv_i32 var)
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tcg_gen_mov_i32(cpu_ZF, var);
|
tcg_gen_mov_i32(cpu_ZF, var);
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}
|
}
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/* T0 += T1 + CF. */
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||||||
static void gen_adc(TCGv_i32 t0, TCGv_i32 t1)
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{
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||||||
tcg_gen_add_i32(t0, t0, t1);
|
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||||||
tcg_gen_add_i32(t0, t0, cpu_CF);
|
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||||||
}
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||||||
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||||||
/* dest = T0 + T1 + CF. */
|
/* dest = T0 + T1 + CF. */
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||||||
static void gen_add_carry(TCGv_i32 dest, TCGv_i32 t0, TCGv_i32 t1)
|
static void gen_add_carry(TCGv_i32 dest, TCGv_i32 t0, TCGv_i32 t1)
|
||||||
{
|
{
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||||||
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@ -7553,6 +7546,11 @@ static int t32_branch24(DisasContext *s, int x)
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return x << 1;
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return x << 1;
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}
|
}
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||||||
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||||||
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static int t16_setflags(DisasContext *s)
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{
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||||||
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return s->condexec_mask == 0;
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|
}
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/*
|
/*
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||||||
* Include the generated decoders.
|
* Include the generated decoders.
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||||||
*/
|
*/
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||||||
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@ -10861,145 +10859,9 @@ static void disas_thumb_insn(DisasContext *s, uint32_t insn)
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||||||
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||||||
/*
|
/*
|
||||||
* 0b0100_00xx_xxxx_xxxx
|
* 0b0100_00xx_xxxx_xxxx
|
||||||
* - Data-processing (two low registers)
|
* - Data-processing (two low registers), in decodetree
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*/
|
*/
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||||||
rd = insn & 7;
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goto illegal_op;
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rm = (insn >> 3) & 7;
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op = (insn >> 6) & 0xf;
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||||||
if (op == 2 || op == 3 || op == 4 || op == 7) {
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/* the shift/rotate ops want the operands backwards */
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val = rm;
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rm = rd;
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rd = val;
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val = 1;
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} else {
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||||||
val = 0;
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}
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||||||
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||||||
if (op == 9) { /* neg */
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||||||
tmp = tcg_temp_new_i32();
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||||||
tcg_gen_movi_i32(tmp, 0);
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||||||
} else if (op != 0xf) { /* mvn doesn't read its first operand */
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||||||
tmp = load_reg(s, rd);
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||||||
} else {
|
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||||||
tmp = NULL;
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}
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||||||
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||||||
tmp2 = load_reg(s, rm);
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||||||
switch (op) {
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||||||
case 0x0: /* and */
|
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||||||
tcg_gen_and_i32(tmp, tmp, tmp2);
|
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||||||
if (!s->condexec_mask)
|
|
||||||
gen_logic_CC(tmp);
|
|
||||||
break;
|
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||||||
case 0x1: /* eor */
|
|
||||||
tcg_gen_xor_i32(tmp, tmp, tmp2);
|
|
||||||
if (!s->condexec_mask)
|
|
||||||
gen_logic_CC(tmp);
|
|
||||||
break;
|
|
||||||
case 0x2: /* lsl */
|
|
||||||
if (s->condexec_mask) {
|
|
||||||
gen_shl(tmp2, tmp2, tmp);
|
|
||||||
} else {
|
|
||||||
gen_helper_shl_cc(tmp2, cpu_env, tmp2, tmp);
|
|
||||||
gen_logic_CC(tmp2);
|
|
||||||
}
|
|
||||||
break;
|
|
||||||
case 0x3: /* lsr */
|
|
||||||
if (s->condexec_mask) {
|
|
||||||
gen_shr(tmp2, tmp2, tmp);
|
|
||||||
} else {
|
|
||||||
gen_helper_shr_cc(tmp2, cpu_env, tmp2, tmp);
|
|
||||||
gen_logic_CC(tmp2);
|
|
||||||
}
|
|
||||||
break;
|
|
||||||
case 0x4: /* asr */
|
|
||||||
if (s->condexec_mask) {
|
|
||||||
gen_sar(tmp2, tmp2, tmp);
|
|
||||||
} else {
|
|
||||||
gen_helper_sar_cc(tmp2, cpu_env, tmp2, tmp);
|
|
||||||
gen_logic_CC(tmp2);
|
|
||||||
}
|
|
||||||
break;
|
|
||||||
case 0x5: /* adc */
|
|
||||||
if (s->condexec_mask) {
|
|
||||||
gen_adc(tmp, tmp2);
|
|
||||||
} else {
|
|
||||||
gen_adc_CC(tmp, tmp, tmp2);
|
|
||||||
}
|
|
||||||
break;
|
|
||||||
case 0x6: /* sbc */
|
|
||||||
if (s->condexec_mask) {
|
|
||||||
gen_sub_carry(tmp, tmp, tmp2);
|
|
||||||
} else {
|
|
||||||
gen_sbc_CC(tmp, tmp, tmp2);
|
|
||||||
}
|
|
||||||
break;
|
|
||||||
case 0x7: /* ror */
|
|
||||||
if (s->condexec_mask) {
|
|
||||||
tcg_gen_andi_i32(tmp, tmp, 0x1f);
|
|
||||||
tcg_gen_rotr_i32(tmp2, tmp2, tmp);
|
|
||||||
} else {
|
|
||||||
gen_helper_ror_cc(tmp2, cpu_env, tmp2, tmp);
|
|
||||||
gen_logic_CC(tmp2);
|
|
||||||
}
|
|
||||||
break;
|
|
||||||
case 0x8: /* tst */
|
|
||||||
tcg_gen_and_i32(tmp, tmp, tmp2);
|
|
||||||
gen_logic_CC(tmp);
|
|
||||||
rd = 16;
|
|
||||||
break;
|
|
||||||
case 0x9: /* neg */
|
|
||||||
if (s->condexec_mask)
|
|
||||||
tcg_gen_neg_i32(tmp, tmp2);
|
|
||||||
else
|
|
||||||
gen_sub_CC(tmp, tmp, tmp2);
|
|
||||||
break;
|
|
||||||
case 0xa: /* cmp */
|
|
||||||
gen_sub_CC(tmp, tmp, tmp2);
|
|
||||||
rd = 16;
|
|
||||||
break;
|
|
||||||
case 0xb: /* cmn */
|
|
||||||
gen_add_CC(tmp, tmp, tmp2);
|
|
||||||
rd = 16;
|
|
||||||
break;
|
|
||||||
case 0xc: /* orr */
|
|
||||||
tcg_gen_or_i32(tmp, tmp, tmp2);
|
|
||||||
if (!s->condexec_mask)
|
|
||||||
gen_logic_CC(tmp);
|
|
||||||
break;
|
|
||||||
case 0xd: /* mul */
|
|
||||||
tcg_gen_mul_i32(tmp, tmp, tmp2);
|
|
||||||
if (!s->condexec_mask)
|
|
||||||
gen_logic_CC(tmp);
|
|
||||||
break;
|
|
||||||
case 0xe: /* bic */
|
|
||||||
tcg_gen_andc_i32(tmp, tmp, tmp2);
|
|
||||||
if (!s->condexec_mask)
|
|
||||||
gen_logic_CC(tmp);
|
|
||||||
break;
|
|
||||||
case 0xf: /* mvn */
|
|
||||||
tcg_gen_not_i32(tmp2, tmp2);
|
|
||||||
if (!s->condexec_mask)
|
|
||||||
gen_logic_CC(tmp2);
|
|
||||||
val = 1;
|
|
||||||
rm = rd;
|
|
||||||
break;
|
|
||||||
}
|
|
||||||
if (rd != 16) {
|
|
||||||
if (val) {
|
|
||||||
store_reg(s, rm, tmp2);
|
|
||||||
if (op != 0xf)
|
|
||||||
tcg_temp_free_i32(tmp);
|
|
||||||
} else {
|
|
||||||
store_reg(s, rd, tmp);
|
|
||||||
tcg_temp_free_i32(tmp2);
|
|
||||||
}
|
|
||||||
} else {
|
|
||||||
tcg_temp_free_i32(tmp);
|
|
||||||
tcg_temp_free_i32(tmp2);
|
|
||||||
}
|
|
||||||
break;
|
|
||||||
|
|
||||||
case 5:
|
case 5:
|
||||||
/* load/store register offset. */
|
/* load/store register offset. */
|
||||||
|
|
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||||||
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