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MIPS atomic instructions
Implement MIPS ll/sc instructions using atomic compare+exchange. Signed-off-by: Paul Brook <paul@codesourcery.com>
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Paul Brook
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ff867ddcbd
commit
590bc601d8
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@ -1826,6 +1826,55 @@ static const uint8_t mips_syscall_args[] = {
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#undef MIPS_SYS
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static int do_store_exclusive(CPUMIPSState *env)
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{
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target_ulong addr;
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target_ulong page_addr;
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||||
target_ulong val;
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int flags;
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int segv = 0;
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int reg;
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int d;
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addr = env->CP0_LLAddr;
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page_addr = addr & TARGET_PAGE_MASK;
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||||
start_exclusive();
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mmap_lock();
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||||
flags = page_get_flags(page_addr);
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||||
if ((flags & PAGE_READ) == 0) {
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segv = 1;
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} else {
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reg = env->llreg & 0x1f;
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d = (env->llreg & 0x20) != 0;
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||||
if (d) {
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segv = get_user_s64(val, addr);
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} else {
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segv = get_user_s32(val, addr);
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||||
}
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||||
if (!segv) {
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||||
if (val != env->llval) {
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env->active_tc.gpr[reg] = 0;
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||||
} else {
|
||||
if (d) {
|
||||
segv = put_user_u64(env->llnewval, addr);
|
||||
} else {
|
||||
segv = put_user_u32(env->llnewval, addr);
|
||||
}
|
||||
if (!segv) {
|
||||
env->active_tc.gpr[reg] = 1;
|
||||
}
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}
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||||
}
|
||||
}
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||||
env->CP0_LLAddr = -1;
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||||
if (!segv) {
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env->active_tc.PC += 4;
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||||
}
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||||
mmap_unlock();
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||||
end_exclusive();
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return segv;
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||||
}
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||||
void cpu_loop(CPUMIPSState *env)
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{
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target_siginfo_t info;
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@ -1833,7 +1882,9 @@ void cpu_loop(CPUMIPSState *env)
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unsigned int syscall_num;
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for(;;) {
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cpu_exec_start(env);
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trapnr = cpu_mips_exec(env);
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||||
cpu_exec_end(env);
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||||
switch(trapnr) {
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||||
case EXCP_SYSCALL:
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||||
syscall_num = env->active_tc.gpr[2] - 4000;
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||||
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@ -1910,6 +1961,15 @@ void cpu_loop(CPUMIPSState *env)
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}
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}
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||||
break;
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||||
case EXCP_SC:
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||||
if (do_store_exclusive(env)) {
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||||
info.si_signo = TARGET_SIGSEGV;
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||||
info.si_errno = 0;
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||||
info.si_code = TARGET_SEGV_MAPERR;
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||||
info._sifields._sigfault._addr = env->active_tc.PC;
|
||||
queue_signal(env, info.si_signo, &info);
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||||
}
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||||
break;
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||||
default:
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// error:
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||||
fprintf(stderr, "qemu: unhandled CPU exception 0x%x - aborting\n",
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||||
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@ -375,6 +375,9 @@ struct CPUMIPSState {
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int32_t CP0_Config7;
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||||
/* XXX: Maybe make LLAddr per-TC? */
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||||
target_ulong CP0_LLAddr;
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||||
target_ulong llval;
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||||
target_ulong llnewval;
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||||
target_ulong llreg;
|
||||
target_ulong CP0_WatchLo[8];
|
||||
int32_t CP0_WatchHi[8];
|
||||
target_ulong CP0_XContext;
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||||
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@ -559,6 +562,8 @@ enum {
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|||
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||||
EXCP_LAST = EXCP_CACHE,
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||||
};
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||||
/* Dummy exception for conditional stores. */
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||||
#define EXCP_SC 0x100
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||||
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||||
int cpu_mips_exec(CPUMIPSState *s);
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||||
CPUMIPSState *cpu_mips_init(const char *cpu_model);
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@ -919,6 +919,7 @@ static inline void op_ldst_##insn(TCGv ret, TCGv arg1, DisasContext *ctx) \
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|||
tcg_gen_mov_tl(t0, arg1); \
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||||
tcg_gen_qemu_##fname(ret, arg1, ctx->mem_idx); \
|
||||
tcg_gen_st_tl(t0, cpu_env, offsetof(CPUState, CP0_LLAddr)); \
|
||||
tcg_gen_st_tl(ret, cpu_env, offsetof(CPUState, llval)); \
|
||||
tcg_temp_free(t0); \
|
||||
}
|
||||
OP_LD_ATOMIC(ll,ld32s);
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||||
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@ -927,32 +928,66 @@ OP_LD_ATOMIC(lld,ld64);
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#endif
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||||
#undef OP_LD_ATOMIC
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||||
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||||
#define OP_ST_ATOMIC(insn,fname,almask) \
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||||
static inline void op_ldst_##insn(TCGv ret, TCGv arg1, TCGv arg2, DisasContext *ctx) \
|
||||
{ \
|
||||
TCGv t0 = tcg_temp_new(); \
|
||||
int l1 = gen_new_label(); \
|
||||
int l2 = gen_new_label(); \
|
||||
int l3 = gen_new_label(); \
|
||||
\
|
||||
tcg_gen_andi_tl(t0, arg2, almask); \
|
||||
tcg_gen_brcondi_tl(TCG_COND_EQ, t0, 0, l1); \
|
||||
tcg_gen_st_tl(arg2, cpu_env, offsetof(CPUState, CP0_BadVAddr)); \
|
||||
generate_exception(ctx, EXCP_AdES); \
|
||||
gen_set_label(l1); \
|
||||
tcg_gen_ld_tl(t0, cpu_env, offsetof(CPUState, CP0_LLAddr)); \
|
||||
tcg_gen_brcond_tl(TCG_COND_NE, arg2, t0, l2); \
|
||||
tcg_temp_free(t0); \
|
||||
tcg_gen_qemu_##fname(arg1, arg2, ctx->mem_idx); \
|
||||
tcg_gen_movi_tl(ret, 1); \
|
||||
tcg_gen_br(l3); \
|
||||
gen_set_label(l2); \
|
||||
tcg_gen_movi_tl(ret, 0); \
|
||||
gen_set_label(l3); \
|
||||
#ifdef CONFIG_USER_ONLY
|
||||
#define OP_ST_ATOMIC(insn,fname,ldname,almask) \
|
||||
static inline void op_ldst_##insn(TCGv arg1, TCGv arg2, int rt, DisasContext *ctx) \
|
||||
{ \
|
||||
TCGv t0 = tcg_temp_new(); \
|
||||
int l1 = gen_new_label(); \
|
||||
int l2 = gen_new_label(); \
|
||||
\
|
||||
tcg_gen_andi_tl(t0, arg2, almask); \
|
||||
tcg_gen_brcondi_tl(TCG_COND_EQ, t0, 0, l1); \
|
||||
tcg_gen_st_tl(arg2, cpu_env, offsetof(CPUState, CP0_BadVAddr)); \
|
||||
generate_exception(ctx, EXCP_AdES); \
|
||||
gen_set_label(l1); \
|
||||
tcg_gen_ld_tl(t0, cpu_env, offsetof(CPUState, CP0_LLAddr)); \
|
||||
tcg_gen_brcond_tl(TCG_COND_NE, arg2, t0, l2); \
|
||||
tcg_gen_movi_tl(t0, rt | ((almask << 3) & 0x20)); \
|
||||
tcg_gen_st_tl(t0, cpu_env, offsetof(CPUState, llreg)); \
|
||||
tcg_gen_st_tl(arg1, cpu_env, offsetof(CPUState, llnewval)); \
|
||||
gen_helper_0i(raise_exception, EXCP_SC); \
|
||||
gen_set_label(l2); \
|
||||
tcg_gen_movi_tl(t0, 0); \
|
||||
gen_store_gpr(t0, rt); \
|
||||
tcg_temp_free(t0); \
|
||||
}
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||||
OP_ST_ATOMIC(sc,st32,0x3);
|
||||
#else
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||||
#define OP_ST_ATOMIC(insn,fname,ldname,almask) \
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||||
static inline void op_ldst_##insn(TCGv arg1, TCGv arg2, int rt, DisasContext *ctx) \
|
||||
{ \
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||||
TCGv t0 = tcg_temp_new(); \
|
||||
TCGv t1 = tcg_temp_new(); \
|
||||
int l1 = gen_new_label(); \
|
||||
int l2 = gen_new_label(); \
|
||||
int l3 = gen_new_label(); \
|
||||
\
|
||||
tcg_gen_andi_tl(t0, arg2, almask); \
|
||||
tcg_gen_brcondi_tl(TCG_COND_EQ, t0, 0, l1); \
|
||||
tcg_gen_st_tl(arg2, cpu_env, offsetof(CPUState, CP0_BadVAddr)); \
|
||||
generate_exception(ctx, EXCP_AdES); \
|
||||
gen_set_label(l1); \
|
||||
tcg_gen_ld_tl(t0, cpu_env, offsetof(CPUState, CP0_LLAddr)); \
|
||||
tcg_gen_brcond_tl(TCG_COND_NE, arg2, t0, l2); \
|
||||
tcg_gen_ld_tl(t0, cpu_env, offsetof(CPUState, llval)); \
|
||||
tcg_gen_qemu_##ldname(t1, arg2, ctx->mem_idx); \
|
||||
tcg_gen_brcond_tl(TCG_COND_NE, t0, t1, l2); \
|
||||
tcg_temp_free(t1); \
|
||||
tcg_gen_qemu_##fname(arg1, arg2, ctx->mem_idx); \
|
||||
tcg_gen_movi_tl(t0, 1); \
|
||||
gen_store_gpr(t0, rt); \
|
||||
tcg_gen_br(l3); \
|
||||
gen_set_label(l2); \
|
||||
tcg_gen_movi_tl(t0, 0); \
|
||||
gen_store_gpr(t0, rt); \
|
||||
gen_set_label(l3); \
|
||||
tcg_temp_free(t0); \
|
||||
}
|
||||
#endif
|
||||
|
||||
OP_ST_ATOMIC(sc,st32,ld32s,0x3);
|
||||
#if defined(TARGET_MIPS64)
|
||||
OP_ST_ATOMIC(scd,st64,0x7);
|
||||
OP_ST_ATOMIC(scd,st64,ld64,0x7);
|
||||
#endif
|
||||
#undef OP_ST_ATOMIC
|
||||
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||||
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